兼顧ESD抑制器件的電容和布局因素的超高速數據傳輸線(xiàn)路保護電路設計師在設計實(shí)用而可靠的產(chǎn)品過(guò)程中面臨著(zhù)許多靜電放電（ESD）問(wèn)題。不僅如此，電子產(chǎn)品市場(chǎng)向更高數據吞吐量和信號速度發(fā)展的趨勢更使這本已復雜的問(wèn)題雪上加霜。ESD保護基本上分為兩類(lèi)：即在制造過(guò)程中的保護以及在“現實(shí)”環(huán)境中的保護。

　　除了保護數據傳輸線(xiàn)路之外，ESD抑制器件必須保持其信號的完整性。把ESD抑制器設置得距其保護的線(xiàn)路過(guò)遠有可能降低其有效性。電路板跡線(xiàn)（Board Trace）電感會(huì )在芯片上引起額外的電壓，即“過(guò)沖”。為避免發(fā)生這一現象，應盡量把ESD抑制器安放得靠近受保護線(xiàn)路。底線(xiàn)是ESD“解決方案”的選擇不再像選擇一個(gè)額定參數與電路工作電壓相符的抑制器那么簡(jiǎn)單。目前，一種比較有效的解決方案是把電路板的布局以及ESD抑制器件的非抑制電特性考慮在內。在深入研究ESD保護的詳細內容之前，回顧一下它的基本知識將有所幫助。

　　ESD在制造過(guò)程中的保護

　　每當兩種不同的材料相互接觸后分開(kāi)時(shí)，就會(huì )產(chǎn)生這種所謂的“摩擦生電”效應。電荷隨后轉移至電位較低的物體這一現象被稱(chēng)為“靜電放電”。

　　擺在設計、質(zhì)量和可靠性組織面前的課題是如何應對其電子產(chǎn)品上的靜電轉移效應。如果ESD脈沖進(jìn)入到電子裝置的內部，則會(huì )對內部電路造成實(shí)際損壞。據ESD協(xié)會(huì )估計：由用戶(hù)活動(dòng)所產(chǎn)生的ESD導致的產(chǎn)品受損平均占到27%～33%.不管產(chǎn)品損耗發(fā)生在用戶(hù)端還是在制造過(guò)程中，ESD都會(huì )招致產(chǎn)品可靠性的下降并減少公司的利潤。為了對降低由ESD導致的損耗提供幫助，芯片制造商可以在其集成電路模片中采用TVS結構。這將使得它們性能更加穩定，并有助于提高芯片生產(chǎn)和電路板制造過(guò)程的成品率。

　　ESD在現實(shí)環(huán)境中的保護

　　當把電子產(chǎn)品從制造環(huán)境中挪到實(shí)際日常應用中將產(chǎn)生很大問(wèn)題。由最終用戶(hù)生成并引入電子裝置的ESD比在受控制造環(huán)境中發(fā)現的ESD要嚴重得多。這就意味著(zhù)一個(gè)能在制造過(guò)程中實(shí)現高成品率的設計有可能在現場(chǎng)使用時(shí)產(chǎn)生較大的損耗。因此，人們對ESD的關(guān)注焦點(diǎn)已經(jīng)從芯片強化（Chip Hardening）向系統強化（System Hardening）轉變。

　　ESD抑制：IC或ASIC即使經(jīng)受住了制造過(guò)程的考驗也不能保證就能通過(guò)用戶(hù)“實(shí)際”使用的檢驗。目前，設計師有無(wú)數現成的ESD保護方案可以選擇，包括隔離電路、濾波電路和抑制元件（如多層可變電阻、硅二極管和新推出的聚合物抑制器）。

　　雖然這些方法均能增強電子裝置的抗ESD性能，但在選擇過(guò)程中還需考慮一些固有特性。顯而易見(jiàn)的特性包括外形尺寸、引出腳配置、焊點(diǎn)布局和漏電流。但是，隨著(zhù)人們對于電路提供更高的信息吞吐量的要求日益迫切，另一個(gè)特性變得非常重要，這就是電容。

　　電容和信號完整性：不管是過(guò)去還是現在，抑制器的固有封裝電容都可被設計師所利用。在信號頻率與任何的干擾頻率（像EMI“噪聲”和ESD瞬變）之間具有高隔離度的場(chǎng)合，電容還能夠起到濾波的作用。本質(zhì)上起著(zhù)類(lèi)似低通濾波器作用的抑制器為瞬變抑制提供箝位功能，并可對耦合到受保護數據傳輸線(xiàn)路中的干擾高頻信號進(jìn)行EMI濾波。

　　例如，蜂窩電話(huà)的耳機終端工作于較低的頻率（音頻范圍），而ESD和蜂窩電話(huà)的工作頻率則高得多（900至1900MHz）。這里，從用戶(hù)角度來(lái)看，大電容多層可變電阻和二極管是實(shí)施ESD保護的理想選擇。它們所具有的一個(gè)額外優(yōu)點(diǎn)是能夠對耳機線(xiàn)輸出的蜂窩電話(huà)輻射信號進(jìn)行濾波。

　　然而，這一“優(yōu)點(diǎn)”在信號速度提高時(shí)卻會(huì )成為一個(gè)“缺點(diǎn)”。人們對于高信息吞吐量（視頻、音頻、數據）的需求對數據傳輸速率的提高起到了推動(dòng)作用。這些“高速”數據傳輸線(xiàn)路的實(shí)例包括USB2.0、IEEE1394、吉位以太網(wǎng)和InfiniBand協(xié)議。所有這些協(xié)議的數據傳輸率均超過(guò)了100Mbits/s.

　　不過(guò)，所有這些有助于消除干擾噪聲的高傳輸速度和電容同時(shí)又會(huì )濾除數據信號本身，導致有可能使系統無(wú)法運行的失真數據波形。失真表現為由較慢的上升和下降時(shí)間所致的高態(tài)/低態(tài)瞬變的前沿和后沿被修圓。

　　上升和下降時(shí)間較慢會(huì )給系統帶來(lái)一些問(wèn)題，其中最重要的是時(shí)序問(wèn)題。電路在特定的時(shí)間需要穩定的“高”態(tài)和“低”態(tài)。隨著(zhù)各狀態(tài)之間過(guò)渡時(shí)間的增加，電路有可能檢測到不完整的過(guò)渡期，從而將數據誤差引入系統。

　　只要控制電路的信息與預定的協(xié)議相符，電路就會(huì )按照原先的設計正常工作。當信號元件性能下降時(shí)，電路識別預定信息的能力也隨之下降。從電路保護的角度來(lái)看，其目的是為電路提供ESD保護并保持數據的完整性，而不是干擾電路的正常工作。

　　為了調查封裝電容對數據完整性的影響，我們收集了兩種數據頻率上的測試結果。這里，關(guān)鍵因素并不是所采用的具體技術(shù)，而是電容值。測試所采用的產(chǎn)品是：

　　0.050 pF的PGB0010603 PulseGuard 抑制器

　　1.0 pF的ML陶瓷電容器

　　10.0 pF的ML陶瓷電容器

　　660 pF的V5.5MLA0603多層可變電阻器

　　當12Mbit/s波形的上升時(shí)間（10/90%）較快時(shí)（0.242ns），則其保持電平的時(shí)間要長(cháng)得多（80ns）。在此數據傳輸率條件下，10pF或更小的電容值將使得數據通過(guò)時(shí)的失真最小。由圖可以清楚地看到采用660pF電容值時(shí)數據脈沖的前沿和后沿是如何被修圓的。

　　這里，用480Mbits/s的數據波形對相同的器件進(jìn)行測試。兩種信號的上升時(shí)間是相同的（0.242ns），但480Mbits/s信號具有短得多的電平保持時(shí)間（2.0ns）。

　　在這種場(chǎng)合，660pF電容造成了相當大的失真，以致于波形甚至無(wú)法達到信號工作電壓。實(shí)質(zhì)上，數據均不是通過(guò)信號線(xiàn)傳送的。即便是在這種場(chǎng)合，660pF電容造成了相當大的失真，以致于波形甚至無(wú)法達到信號工作電壓。實(shí)質(zhì)上，數據均不是通過(guò)信號線(xiàn)傳送的。即便是10pF的電容值也足以引起巨大的波形失真。它減少了電平保持時(shí)間并使前沿和后沿

　　沿的形狀大為改變。采用1.0pF電容值時(shí)的邊緣失真較小，而采用0.050pF電容值時(shí)，數據波形通過(guò)時(shí)沒(méi)有失真。附表列出了波形（位速率為480Mbits/s）對應每種電容值的上升時(shí)間（10/90%）。

　　該數據揭示了在進(jìn)行超高速系統的數據傳輸線(xiàn)路保護時(shí)ESD抑制器的電容特性的重要性。盡管現有的各種抑制器均能夠提供有效的ESD保護功能，但不能以犧牲系統的信號完整性為代價(jià)。因此，在把ESD抑制器引入電路設計之前，必須對其電容有所考慮。具有極低電容值的ESD抑制元件（如PulseGuard器件）能夠在提供ESD保護功能的同時(shí)保持高速數據信號的數據完整性。

　　安裝方面的考慮：當選擇了一個(gè)抑制和電特性（漏電流、電容）與電路參數相吻合的ESD抑制器之后，還需要作出另一項選擇：抑制器應安裝在電路板的什么位置上才能優(yōu)化電路的ESD保護？“優(yōu)化”ESD保護指的是使受保護芯片上的ESD瞬變盡可能少。

　　高速信號和瞬變（如ESD）帶來(lái)了另一個(gè)寄生特性電感。尤其值得關(guān)注的是用來(lái)實(shí)現連接器、芯片及其他任何配套元件之間互連的電路板上跡線(xiàn)的寄生電感。與電容效應相似，由電路板跡線(xiàn)所產(chǎn)生的電感將不會(huì )影響低頻信號。但是，在高速條件下，這種電感將產(chǎn)生有可能影響信號完整性的阻抗分量�；貞浺幌赂锌沟挠嬎愎�式：XL = L.該式也可寫(xiě)成：XL = 2 fL.當高頻信號（如ESD）通過(guò)時(shí)，少量的跡線(xiàn)電感可能轉換成巨大的阻抗。設計師可通過(guò)在ESD抑制器和受保護芯片之間設置盡可能大的距離的方法來(lái)利用上述特性。給出了下列電感值：。L1 連接器與ESD抑制器之間的電感。L2 ESD抑制器與芯片I/O引腳之間的電感。L3 I/O線(xiàn)與ESD抑制器之間的電感（短截線(xiàn)跡）

　　實(shí)質(zhì)上，L2將消耗掉ESD抑制器箝位動(dòng)作之后剩余的ESD脈沖的能量。ESD脈沖的電壓和電流衰減發(fā)生于能量在電路板跡線(xiàn)周?chē)�的磁�?chǎng)中存儲和消耗的過(guò)程中。請注意電路板跡線(xiàn)的長(cháng)度與最終到達芯片I/O引腳的ESD脈沖能量呈反比關(guān)系。隨著(zhù)跡線(xiàn)長(cháng)度的增加，ESD脈沖的強度（由芯片承受）下降。ESD脈沖強度的下降將轉化成芯片承受應力的減弱。

　　曲線(xiàn)示出了在一塊測試電路板上的兩個(gè)位置上測得的電壓與時(shí)間之間的數值關(guān)系，它們幫助我們了解了ESD抑制器件的安放位置所產(chǎn)生的影響。本例中，抑制器安裝在連接器處，即ESD瞬變的入口點(diǎn)。

　　藍色波形示出了位于ESD抑制器處的I/O線(xiàn)上的測量電壓。抑制器對具有約350V的測量峰值電壓和75V左右的“箝位”（即保持）電壓的1000V傳輸線(xiàn)脈沖發(fā)生器的脈沖作出響應。

　　將此與顯示ESD脈沖實(shí)際上到達IC的綠色波形進(jìn)行對比。在這種場(chǎng)合，一個(gè)3英寸長(cháng)的跡線(xiàn)（L2）把ESD抑制器與IC用輸入衰減器（Input Pad）連接起來(lái)。請注意測得的峰值電壓已被降至60V，且“箝位”電壓約為25V.這意味著(zhù)什么呢？對電路設計師而言，這提供了一種用于最大限度地減少I(mǎi)C和ASIC的I/O輸入端所承受的ESD的策略。增加ESD抑制器與芯片之間的跡線(xiàn)長(cháng)度能夠顯著(zhù)地減弱IC所承受的應力。這意味著(zhù)使跡線(xiàn)變長(cháng)將增加L2的電感值。

　　坦白地說(shuō)，應把ESD抑制器直接放置在連接器的后面。它應該是第一個(gè)遭遇ESD瞬變的板級元件。然后，在實(shí)際可行的情況下，任何需要保護的芯片均應盡可能地遠離ESD抑制器。采取這一方法將極大地減輕集成電路所承受的應力。下面羅列的是ESD抑制器安裝位置的相對優(yōu)先級，按從高到低的順序排列如下：。 設置于作為系統屏蔽（機殼）中的入口的連接器的內部。 安放于電路板跡線(xiàn)與連接器插腳相互作用的位置。 放置于電路板上緊挨在連接器后面的位置。 位于可以高效耦合至I/O線(xiàn)路的性能穩定且未受保護的傳輸線(xiàn)路。 設置于數據傳輸線(xiàn)路上的一個(gè)串聯(lián)阻性元件之前。 位于數據傳輸線(xiàn)路上的一個(gè)扇出點(diǎn)之前。 靠近IC和/或ASIC另一個(gè)需要考慮的布局問(wèn)題是從電路板跡線(xiàn)至ESD抑制器的距離。目標是將該距離降至最小。與此跡線(xiàn)相關(guān)聯(lián)的電感以及任何的封裝寄生電感都將在保護電路中加入阻抗。

　　實(shí)質(zhì)上，隨著(zhù)與傳輸線(xiàn)路之間距離的增加，ESD抑制器變得越發(fā)與受其保護的信號線(xiàn)“隔離”開(kāi)來(lái)。請記住，芯片將要承受抑制器兩端的ESD電壓和跡線(xiàn)阻抗兩端的電壓。理想的焊點(diǎn)位置在數據傳輸線(xiàn)路的頂部。如果做不到這一點(diǎn)，則應最大限度地減少它們之間的距離。

　　最后，機殼（框架）的地應是ESD基準，而不是信號（數字）地。目的是把ESD從信號環(huán)境中轉移出去。使ESD TVS保護器件以機殼的地為基準，則可免受那些不希望的噪聲效應（如接地反跳）的影響。目標是盡量保持“干凈”的信號（數據）環(huán)境。